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"Yield Learning Solution" verkürzt Time-to-Market und maximiert Fertigungsausbeute

24. Juli 2009 - Verigy stellt unter der Bezeichnung „Yield Learning Solution" eine umfassende Testlösung vor, die eine Echtzeit-Datenerfassung und statistische Analyse elektrischer Fehler von komplexen SoCs ermöglicht.

Die "Yield Learning Solution" von Verigy ist eine einzigartige Kombination aus Analyse-Komponenten auf der Verigy V93000 SoC-Test-Plattform mit einem Design-orientierten Analyse- und Visualisierungstoolset. Durch die Verknüpfung von elektrischem Test und physikalischen Layout-Daten lassen sich die Ursachen für physikalische Fehler schnell lokalisieren. Mit der "Yield Learning Solution" von Verigy können Anwender sichtbare und nicht sichtbare Mechanismen, die zur Verringerung der Ausbeute führen, wesentlich effizienter aufspüren. Auf diese Art lässt sich die Zeit bis zur Überführung in die Produktion (Time-to-Production) um über vier Wochen verkürzen und die Fertigungsausbeute um bis zu sechs Prozent steigern.

Die Diagnose von Problemen bei Halbleitern mit Nanometer-Strukturen (nm) und ihre Herstellung stellt an die Unternehmen immer größere Herausforderungen. Das effiziente Zusammenspiel von Design, Fertigung und Test ist dabei unerläßlich. Die "Yield Learning Solution" von Verigy speist Tester-Informationen effizient sowohl in das Design wie auch in die Fertigung zurück und liefert somit Logik-Bitmaps für „Stuck-at"- und schwer aufzuspürende Timing-Fehler in Scan-Ketten und Logik. Die „Yield Learning Solution" bietet sowohl die hohe Genauigkeit, die für das Labor erforderlich ist, wie auch den hohen Durchsatz für die Produktion - wichtig für neue Produkteinführungen und zur Überwachung der laufenden Fertigung.

Darüber hinaus reduzieren die Analyse- und Visualisierungstools die zur Diagnose erforderliche Zeit, indem sie die Ursachen der physikalischen Defekte lokalisieren. Als Ergebnis lassen sich Probleme wesentlich schneller diagnostizieren.