Diese Website nutzt Cookies, um gewisse Funktionen gewährleisten zu können. Durch die Nutzung der Website stimmen Sie unseren Datenschutz-Richtlinien zu.
Nachrichten und Informationen zu Test- und Messtechnik für Elektronik in Entwicklung, Produktion und Service.  

Newsletter abonnieren

Alle 14 Tage alle News im Überblick
captcha 
Bitte geben Sie auch den angezeigten Sicherheitscode ein.

Aktuelle Test- und Messtechnik-News

Embedded JTAG Translator erlaubt Test von Baugruppen mittels IP-Cores

08. März 2013 - CoreCommander for FPGAs von JTAG Technologies ist eine generische Lösung auf der Basis von VHDL-Code, welche die Lücke zwischen dem standardmäßigen JTAG-Test und Programmier-Port (TAP) und proprietären IP-Cores (z.B. DDR-Controller, E-net MAC, USB-Controller etc..) schließt und diese für Testzwecke nutzbar macht. CoreCommander for FPGAs ist hauptsächlich für Hardware-Design- und Testingenieure gedacht.

CoreCommander for FPGAs nutzt einen Translator-Block, um über die normalerweise implementierten Busstrukturen, wie 'Wishbone', AMBA, Avalon und CoreConnect, auf proprietäre IP-Cores zugreifen zu können. Dieser in Form eines VHDL-Moduls verfügbare Translator-Block kann entweder dauerhaft oder temporär in ein Gate-Array programmiert werden. Die mit dem Modul mitgelieferte Linker Software verlinkt den Translator-Block automatisch mit den IP-Blöcken, um das vollständige in das FPGA zu programmierende (Test-) Design zu erstellen. Die beigefügten Blockdiagramme verdeutlichen den Zugangsmechanismus.

Der Einsatz der CoreCommander-Funktionen kann entweder interaktiv oder 'automatisch' über Bibliotheksroutinen in einer Scripting-Umgebung erfolgen. Der interaktive Modus kann von Entwicklungsingenieuren zur Abfrage und Steuerung von IP-Blöcken im FPGA während des Design-Debuggings genutzt werden. Der automatische Modus wird für Cluster-Tests (mit voller Geschwindigkeit) in der Fertigung verwendet.

Zusammen mit dem Verbindungstest gehört der 'Cluster'-Test von Logikbauteilen seit der Einführung vor über 20 Jahren zu den Grundfunktionen des JTAG/Boundary-Scan-Baugruppentests. Allerdings eignen sich die einfachen (langsamen) Boundary-Scan-Register (BSR) auf Grund der komplexen Befehls- und Steueranforderungen immer weniger für Bauteile, wie DDR-Speicher. Deshalb sind mittlerweile entscheidende Abstriche bei den Tests erforderlich. Durch die Nutzung der 'Pferdestärken', die in Bauteilen wie Mikroprozessoren und FPGAs enthalten sind, kann der JTAG-Test wieder revitalisiert werden. Dadurch können die Verbindungen zu Timing-sensitiven Bauteilen wieder vollständig und mit der normalen Arbeitsgeschwindigkeit getestet werden.

Peter van den Eijnden, Managing Director von JTAG Technologies, meint: "Wir wollten einen schnelleren Test von Peripheriebauteilen auf der Basis unserer standardmäßigen JTAG-Hardware- und -Softwarewerkzeuge implementieren, aber ohne das Rad für periphere Schnittstellenblöcke nochmals neu zu erfinden. Da CoreCommander for FPGA eine Verbindung mit Standard-IP aufnehmen kann, vereinfacht dies den Einsatz ganz entscheidend und bringt gleichzeitig die Kosten auf ein akzeptables Niveau."

www.jtag.com/



Weitere News zum Thema:

Keine weiteren News zu diesem Thema vorhanden


Aktuelle Termine

TUZ Workshop
24. bis 26. Februar 2019
zur Terminübersicht...
embedded world 2019
26. Februar bis 28. Februar 2019
zur Terminübersicht...
Hightech auf dem Olympiaturm
15. bis 16. März 2019
zur Terminübersicht...

Banner-Werbung

Social Media

twitter_follow_420x50px