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News - Baugruppen- und System-Test

FPGA Assisted Test von RAM-Bausteinen

17. Oktober 2011 - GÖPEL electronic hat spezielle ChipVORX-Modellbibliotheken zum FPGA Assisted Test (FAT) von RAM-Bausteinen entwickelt. Die ChipVORX-Modelle sind modular als intelligente IP strukturiert und wurden in enger Kooperation mit der Firma Testonica im Rahmen der GATE-Allianz entwickelt. Sie ermöglichen einen High-Speed-Access-Test für jegliche Art von RAM-Bausteinen In-System bei voller Automatisierung des Arbeitsablaufs.

Anwender können durch das neue Verfahren signifikante Lücken in der Fehlerabdeckung beim Test modernster Elektronikbaugruppen schließen.

„Insbesondere der Access-Test der neuesten Generation von DDR-SDRAM Bausteinen ist aufgrund des notwendigen stringenten Timings in der traditionellen Boundary-Scan-Praxis oft problematisch. Hier bietet die neue ChipVORX-Lösung zur Steuerung von FPGA embedded Instruments eine perfekte Ergänzung“, freut sich Thomas Wenzel, Geschäftsführer der Boundary Scan Division bei GÖEPEL electronic. „Dank der exklusiven Kooperation mit unserem langjährigen Partner Testonica konnten wir das neue Verfahren vollständig in den automatisierten Arbeitsablauf unserer JTAG/Boundary-Scan-Software-Plattform SYSTEM CASCON integrieren. Für unseren Kunden steht damit eine weitere ausgereifte Test-Strategie aus einer Hand zur Verfügung.“

Artur Jutman, Geschäftsführer von Testonica Lab ergänzt: „Wir sehen ChipVORX als eine komplett neue Plattform, die fest in das traditionelle Boundary Scan eingebunden ist, und damit völlig neue Dimensionen zur Erweiterung der Testbarkeit eröffnet. FPGAs bieten eine enorme Flexibilität, welche in einer nahezu unvorstellbaren Palette an Testlösungen resultiert. Die neue RAM Access Test IP ist ein weiterer Meilenstein auf dem Weg zu einer JTAG-gesteuerten Embedded Instrumentation Plattform.“

Durch die vollständige Integration der ChipVORX-IP erfolgt die Erkennung der strukturellen Verbindungen des RAM-Targets zum FPGA genauso automatisiert, wie die nachfolgende Testprogramm-Generierung (ATPG) und Fehlerfall die Pin-Level Diagnose. Der Test selbst beruht auf einem standardisierten IEEE 1149.1 TAP (Test Access Port) und ist auf jeder Run-Time Station ohne weitere Optionen ausführbar. Dabei werden auch Gang-Applikationen unterstützt.

Da die ChipVORX-IP unabhängig von dem zu programmierenden Target ist, unterliegt der RAM-Typ keinerlei Einschränkungen. Neben jeder Art von statischem RAM werden auch modernste DDR-SDRAM unterstützt. Aufgrund der Nutzbarkeit der gleichen Systembibliotheken wie bei der normalen Boundary-Scan-Programmierung können Anwender jederzeit auch selbst neue RAM-Modelle einpflegen. Dabei sichert das IP die notwendige Dynamik der Testvektoren.

Die ChipVORX Modelle zum RAM Access Test sind derzeit für sämtliche FPGA-Familien von Altera und Xilinx verfügbar, weitere sind bereits in Entwicklung. Der Einsatz der IP verlangt vom Anwender weder fachspezifisches Hintergrundwissen noch spezielle FPGA Tools oder kontinuierliche IP Anpassungen. Durch die OEM-Kooperation mit allen führenden Anbietern von In-Circuit-Testern (ICT), Manufacturing Defect Analyzers (MDA), Flying Probern (FPT) und Funktionstestern (FCT) steht die neue Lösung auch sofort für die Produktion zur Verfügung.

Die neuen ChipVORX IP-Modelle werden ab SYSTEM CASCON Version 4.6 standardmäßig unterstützt und genauso wie die Systemsoftware per Lizenzmanager freigeschaltet. SYSTEM CASCON ist eine von GÖPEL electronic entwickelte professionelle JTAG Boundary Scan Entwicklungsumgebung mit derzeit 45 vollständig integrierten ISP, Test und Debug Werkzeugen. Hardwareseitig wird ChipVORX von den Controllern der ScanBooster Serie, sowie der Hardwareplattform SCANFLEX vollständig unterstützt.

www.goepel.com


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