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Baugruppen- und System-Test

Test von LAN-Schnittstellen

13. Juli 2016 - Mit dem ChipVORX LAN Test-Generator bietet GÖPEL electronic ein Werkzeug zum automatisierten Test von FPGA-Designs basierenden LAN Interfaces an. Die Lösung kann sowohl zur Verifikation von Prototypen als auch zum Produktionstest eingesetzt werden. Durch den extrem hohen Automatisierungsgrad können Applikationen sehr schnell und effektiv erstellt werden.

Der LAN Test-Generator ist standardmäßig in die JTAG/Boundary Scan Software SYSTEM CASCON integriert. Er erkennt die an einen FPGA angeschlossenen LAN-Interfaces und identifiziert die dabei genutzten Pins. In einem weiteren Schritt initiiert er den Download eines standardisierten IP und konfiguriert es entsprechend dem IP-to-Pin-Mapping. Danach erfolgt der eigentliche funktionale Test des Interfaces unter Einbeziehung des externen PHY. Der Test dient einerseits dem Nachweis der prinzipiellen Funktionsfähigkeit des LAN-Interfaces, andererseits zur Identifikation vorhandener Fehler. Dafür kann der Anwender verschiedene Testszenarien auswählen. Dies gewährleistet eine sehr hohe Fehlerabdeckung, auch für dynamische Fehler.

Aufgrund der eingesetzten ChipVORX-Technologie sind weder FPGA-spezifische Designsynthese, entsprechende Tools oder sonstige FPGA-Entwicklungskompetenz notwendig. Dadurch ist das Handling einfach und unkompliziert. Hardwareseitig wird die JTAG/Boundary Scan Plattform SCANFLEX unterstützt. Der neue Test-Generator ist ein Standard-Tool von SYSTEM CASCON in der Version 4.6.5. Für Nutzer mit aktivem Wartungsvertrag ist das neue Release kostenlos.

www.goepel.com/



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