Strategie für Design, Verifikation und Test von 3D-ICs

11. Mai 2011 - Mentor Graphics hat seine Strategie für Design, Verifikation, Fertigung und Test von integrierten Schaltungen mit mehreren übereinander gestapelten "Dies" (3D-IC) und eine 3D-IC-Testlösung vorgestellt. Letztere verwendet verschiedene Komponenten der Tessent-Design-for-Test-Produktlinie für hierarchische Scan- und Built-in-Self-Tests (BIST) von integrierten Multi-Dies.

Die Tessent-Lösung für 3D-IC-Test kombiniert verschiedene Funktionen, die höchste Testqualität liefern und gleichzeitig die Entwicklungszeit und Fertigungskosten verringern. Die Kombination der Logiktestprodukte Tessent TestKompress und Tessent LogicBIST generiert sowohl stark komprimierte deterministische Scan-Muster als auch Zufallsmuster auf dem Chip, die zusammen eine sehr hohe Abdeckung bei verringerter Testzeit gewährleisten. Dies ist entscheidend, da geringe Fehlerraten im „Known good die“-Stadium wesentlich zum Erreichen einer akzeptablen Packaging-Ausbeute bei der Produktion von 3D-ICs beitragen. Eine kürzere Testzeit wird für 3D umso wichtiger, weil die 3D-Stapelung zusätzliche Prüfschritte für Baugruppenteile erforderlich machen kann.

Eine weitere wichtige Anforderung bei 3D-ICs ist die Fähigkeit, die bestückte Multi-Die-Struktur vollständig zu testen. Dies bringt jedoch neue Herausforderungen im Testzugang und Durchsatz mit sich. Erfolgreiches Testen hängt von der Fähigkeit ab, Logic-Built-in-Self-Test (LBIST), Speicher-BIST, Analogtest und Boundary-Scan-Test in einer integrierten Art und Weise zu kombinieren und Testbefehle und –muster über mehrere Dies in einer hierarchischen Weise zu verteilen. Die Mentor-Produkte Tessent TestKompress, Tessent LogicBIST, Tessent MemoryBIST, Tessent BoundaryScan, Tessent PLLTest und Tessent SerdesTest bieten zusammen eine nahtlose Infrastruktur für das Testen von 3D-Strukturen inklusive Prozessorkerne, Logik, Speicher und Hochgeschwindigkeits-I/Os. Ein wesentlicher Vorteil der Tessent-Lösung ist die Wiederverwendung von Die-Level-ATPG- und BIST-Tests auf Gehäuseebene. Die Tessent-Insertion-Technologie ermöglicht die Erstellung einer hierarchischen DFT-Architektur, die auf dem IEEE-1149.1-Standard mit 3D-Erweiterungen wie TSV-basierte „Test-Elevators“ beruht. Diese Testverteilungs- und Steuerungsarchitektur ermöglicht es, Die-Level-Muster nach dem Packaging über mehrere Dies zu routen. Scan-Muster können durch den Zugriff auf Scan-Ketten auf mehreren Dies auch für TSV-Verbindungen verwendet werden. Darüber hinaus lassen sich für Dies genutzte ATPG-Muster mit automatischem Testmuster-Retiming auf der Package-Ebene neu ausrichten. Dies gestattet Ingenieuren die Wiederverwendung von Testmustern und die Verkürzung der Testentwicklungszeit.

Das Tessent MemoryBIST Produkt gestattet At-Speed-Tests von gestapelten Speicher-Dies. Dabei unterstützt es alle gängigen DRAM-Protokolle und ermöglicht die Post-Silicon-Programmierung von Speicherparametern (Adressgröße, Wellenformen) und Testalgorithmen. Speicher-BIST-Controller können dadurch in einem Logik-Die eine Vielzahl gestapelter Speicher-Dies für verschiedene Produktvariationen verarbeiten. Dieses Produkt unterstützt At-Speed-Tests von Speicherbussen, die sowohl Bond-Drähte als auch TSV-Verbindungen abdecken. Die Möglichkeit eines gemeinsamen Busses erlaubt das Testen mehrerer Speicher-Dies auf derselben Verbindung.