BSDL-Testbench-Generierung für Multi-Chip-Module und 3D-Chips

09. November 2011 - GÖPEL electronic stellt neue Features für die EDA-Software TAPChecker zur Generierung von BSDL-Testbenches vor. Die neuentwickelten Optionen erweitern vor allem die Flexibilität von TAPChecker im Handling von Pin-Gruppen und komplexen Port-Deklarationen zur verbesserten Abdeckung von Multi-Chip-Modulen und 3D-Chips.

Die Anwender sind dadurch unter anderem in der Lage, kompletten Port-Gruppen spezielle Vektor-Sequenzen zuzuweisen oder auch komplexere Busstrukturen in die Simulation aufzunehmen. Sämtliche neuen Optionen wurden rein kundengetrieben realisiert.

„Der Erfolg von TAPChecker bei führenden Halbleiterherstellern in Asien, Europa und den USA ist für uns nicht nur ein Beweis der Qualität unserer Software. Er ist vor allem auch Verpflichtung gegenüber unseren Kunden, die für den Erfolg Ihrer Chipentwicklung notwendigen Features funktional und zeitlich punktgenau zu liefern“, sagt Thomas Wenzel, Geschäftsführer der JTAG/Boundary Scan Division. „Damit halten wir mit unseren Werkzeugen auch technologisch Schritt mit der rasanten Entwicklung der Integrationstechnologien bei Multi-Chip-Modulen und 3D-Chips.“

TAPChecker basiert auf einer modularen Plattform-Architektur mit einer zentralen Datenbasis und einzeln lizensierbaren Modulen zum Datenimport und -export sowie zur automatischen Testvektor-Generierung. Die Software dient sowohl zur automatischen Testbench-Generierung für die Simulation auf Basis von BSDL Files als auch zur Bereitstellung von Testvektoren für IC-Tester. Sie ist für verschiedene Betriebssysteme wie SOLARIS, Windows und LINUX verfügbar und unterstützt die Boundary Scan Standards IEEE 1149.1 und IEEE 1149.6.

Die neuen Features sind mit dem TAPChecker Version 2.2 verfügbar. Die Auslieferung des Release hat bereits begonnen und ist für Anwender mit gültigem Wartungsvertrag kostenlos.